Logic synthesis and verification algorithms /
Uložené v:
| Hlavní autori: | , |
|---|---|
| Médium: | Kniha |
| Jazyk: | English |
| Vydavateľské údaje: |
Boston :
Kluwer Academic Publishers,
1996
|
| Predmet: | |
| Tagy: |
Žiadne tagy, Buďte prvý, kto otaguje tento záznam!
|
Podobné jednotky: Logic synthesis and verification algorithms /
- Logic synthesis for Asynchronous Controllers and Interfaces /
- Príspevky k teórii logických obvodov : Habil.práca : Obh. 21.11.1995 /
- Algorithmic and knowledge based CAD for VLSI /
- Formal equivalence checking and disign debugging
- A unified approach for timing verification and delay faut testing
- On-chip power supply current monitoring of CMOS VLSI circuits = Testovanie CMOS VLSI obvodov monitorovaním prúdu z napájacieho zdroja priamo na čípe : Dizertačná práca : Obh. 22.05.1997 /