Syntéza VHDL opisu z modelu SIMULINK

Enregistré dans:

Détails bibliographiques
Auteur principal:	Ochotnický, Stanislav, 1985- (Auteur)
Autres auteurs:	Štefanovič, Juraj, 1964- (Directeur de thèse)
Format:	Manuscrit Livre
Langue:	anglais
Publié:	Bratislava : STU v Bratislave FIIT, 2010
Sujets:	softvérové inžinierstvo Software Engineering synthesis syntéza
Accès en ligne:	VAIS
Tags:	Ajouter un tag Pas de tags, Soyez le premier à ajouter un tag!

View in STU Opac

MARC


LEADER	00000ntm a22000003a 4500
001	stu220571
005	20150617230117.5
008	110128s2010----xo------------------eng-d
040			\|a STU \|b slo
041	0		\|a eng
044			\|a xo
100	1		\|a Ochotnický, Stanislav, \|d 1985- \|4 aut \|u I \|T FIIT Fakulta informatiky a informačných technológií \|X 20909 \|U I \|Y 70 \|7 A000020909
242	0	0	\|a Synthesis of VHDL from SIMULINK model \|y eng
245	1		\|a Syntéza VHDL opisu z modelu SIMULINK
260			\|a Bratislava : \|b STU v Bratislave FIIT, \|c 2010
650		7	\|a softvérové inžinierstvo \|2 stusub
650		7	\|a Software Engineering \|2 estusub
650		7	\|a synthesis \|2 estusub
650		7	\|a syntéza \|2 stusub
700	1		\|a Štefanovič, Juraj, \|d 1964- \|4 ths \|u I300 \|U FIIT Fakulta informatiky a informačných technológií \|T FIIT Ústav aplikovanej informatiky \|X 2056 \|U I300 \|Y 180 \|7 A000002056
856	4		\|a info a plný text \|u http://is.stuba.sk/zp/portal_zp.pl?podrobnosti=48482 \|3 VAIS