VHDL Visualizer: HDL Model Visualization with Simulation-Based Verification
Gespeichert in:
| Hauptverfasser: | , |
|---|---|
| Format: | Artikel |
| Sprache: | Englisch |
| Schlagworte: | |
| Tags: |
Keine Tags, Fügen Sie das erste Tag hinzu!
|
MARC
| LEADER | 00000naa a22000003a 4500 | ||
|---|---|---|---|
| 001 | stu248085 | ||
| 005 | 20250117131602.3 | ||
| 008 | 120611s2012------------------------eng-d | ||
| 024 | |a 000312905700049 |2 WOS | ||
| 024 | |a 2-s2.0-84864327130 |2 SCOPUS | ||
| 040 | |a STU |b slo | ||
| 041 | 0 | |a eng | |
| 100 | 1 | |a Macko, Dominik, |d 1988- |4 aut |u 070400 |9 50 |r Z3 |U FIIT Fakulta informatiky a informačných technológií |T FIIT Ústav počítačového inžinierstva a aplikovanej informatiky |X 35524 |U I400 |Y 672 |7 35524 | |
| 242 | 0 | 0 | |a VHDL Visualizer: vizualizácia VHDL modelu s verifikáciou založenou na simulácii |y slo |
| 245 | 1 | |a VHDL Visualizer: HDL Model Visualization with Simulation-Based Verification | |
| 650 | 7 | |a návrh hardvéru |2 stusub | |
| 650 | 7 | |a digitálny systém |2 stusub | |
| 650 | 7 | |a simulácia |2 stusub | |
| 650 | 7 | |a verifikácia |2 stusub | |
| 650 | 7 | |a VHDL |2 stusub | |
| 650 | 7 | |a vizualizácia |2 stusub | |
| 700 | 1 | |a Jelemenská, Katarína, |d 1962- |4 aut |u 070400 |9 50 |U FIIT Fakulta informatiky a informačných technológií |T FIIT Ústav počítačového inžinierstva a aplikovanej informatiky |X 1867 |U I400 |Y 672 |7 1867 | |
| 773 | 0 | |d Tallinn : University of Technology, 2012 |t DDECS 2012 : 15th IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems. Tallinn, Estonia, April 18-20, 2012 |w stu_us_cat*stu246313 |g s. 199-200 |z 978-1-4673-1188-5 |7 nnam | |
| 996 | |l I |s P |a 0 |w stu248085_0001 | ||