Modelovanie MOS tranzistora s plácajúcim hradlom ako pamäťového elementu pre implementáciu neurónových sietí
Enregistré dans:
| Auteur principal: | |
|---|---|
| Autres auteurs: | , |
| Format: | Manuscrit Livre |
| Langue: | slovaque |
| Publié: |
Bratislava :
STU v Bratislave FEI,
2009
|
| Sujets: | |
| Tags: |
Pas de tags, Soyez le premier à ajouter un tag!
|
Documents similaires: Modelovanie MOS tranzistora s plácajúcim hradlom ako pamäťového elementu pre implementáciu neurónových sietí
- Návrh modelu a simulácia elektrických vlastností výkonového MOS tranzistora s "DeepTrench" technológiou
- Diagnostika štruktúr MOS vodivostnou metódou
- Modelovanie a simulácia N-kanálového Double RESURF LDMOD tranzistora
- Analýza vlastností SiGe heterobipolárneho tranzistora
- Návrh P-kanálového Double RESURF LDMOS tranzistora s podporou modelovania a simulácie
- 2/3-rozmerná simulácia NPN bipolárného tranzistora