Modelovanie MOS tranzistora s plácajúcim hradlom ako pamäťového elementu pre implementáciu neurónových sietí
Guardado en:
| Autor principal: | |
|---|---|
| Otros Autores: | , |
| Formato: | Manuscrito Libro |
| Lenguaje: | eslovaco |
| Publicado: |
Bratislava :
STU v Bratislave FEI,
2009
|
| Materias: | |
| Etiquetas: |
Sin Etiquetas, Sea el primero en etiquetar este registro!
|
Ejemplares similares: Modelovanie MOS tranzistora s plácajúcim hradlom ako pamäťového elementu pre implementáciu neurónových sietí
- Návrh modelu a simulácia elektrických vlastností výkonového MOS tranzistora s "DeepTrench" technológiou
- Diagnostika štruktúr MOS vodivostnou metódou
- Modelovanie a simulácia N-kanálového Double RESURF LDMOD tranzistora
- Analýza vlastností SiGe heterobipolárneho tranzistora
- Návrh P-kanálového Double RESURF LDMOS tranzistora s podporou modelovania a simulácie
- 2/3-rozmerná simulácia NPN bipolárného tranzistora