Modelovanie MOS tranzistora s plácajúcim hradlom ako pamäťového elementu pre implementáciu neurónových sietí
Uložené v:
| Hlavný autor: | |
|---|---|
| Ďalší autori: | , |
| Médium: | Rukopis Kniha |
| Jazyk: | Slovak |
| Vydavateľské údaje: |
Bratislava :
STU v Bratislave FEI,
2009
|
| Predmet: | |
| Tagy: |
Žiadne tagy, Buďte prvý, kto otaguje tento záznam!
|
Podobné jednotky: Modelovanie MOS tranzistora s plácajúcim hradlom ako pamäťového elementu pre implementáciu neurónových sietí
- Návrh modelu a simulácia elektrických vlastností výkonového MOS tranzistora s "DeepTrench" technológiou
- Diagnostika štruktúr MOS vodivostnou metódou
- Modelovanie a simulácia N-kanálového Double RESURF LDMOD tranzistora
- Analýza vlastností SiGe heterobipolárneho tranzistora
- Návrh P-kanálového Double RESURF LDMOS tranzistora s podporou modelovania a simulácie
- 2/3-rozmerná simulácia NPN bipolárného tranzistora