Systém syntézy architektúry vstavaného samočinného testovania pre číslicové obvody modelované vo VHDL
Uložené v:
| Hlavný autor: | |
|---|---|
| Ďalší autori: | |
| Médium: | Rukopis Kniha |
| Jazyk: | Slovak |
| Vydavateľské údaje: |
Bratislava :
STU v Bratislave FIIT,
2004
|
| Predmet: | |
| Tagy: |
Žiadne tagy, Buďte prvý, kto otaguje tento záznam!
|
Podobné jednotky: Systém syntézy architektúry vstavaného samočinného testovania pre číslicové obvody modelované vo VHDL
- Systém automatického generovania blokov samočinného testovania pamätí modelovaných vo VHDL
- Systém automatickej syntézy algoritmov samočinného generátora determistických testov pre číslicové systémy
- Design and implementation of advanced supplements for automatic synthesis of logic built-in self-test = Návrh a implementácia pokročilých doplnkov pre automatickú syntézu vstavaného samočinného testu logiky
- Číslicové obvody : Príručka na cvičenia
- Číslicové systémy a jazyk VHDL
- Vizualizácia VHDL opisu